Informações sobre o curso

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Certificados compartilháveis
Tenha o certificado após a conclusão
100% on-line
Comece imediatamente e aprenda em seu próprio cronograma.
Prazos flexíveis
Redefinir os prazos de acordo com sua programação.
Nível intermediário
Aprox. 36 horas para completar
Inglês

Habilidades que você terá

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
Certificados compartilháveis
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Nível intermediário
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Universidade do Colorado em Boulder

Comece a trabalhar rumo ao seu mestrado

This curso is part of the 100% online Master of Science in Electrical Engineering from Universidade do Colorado em Boulder. If you are admitted to the full program, your courses count towards your degree learning.

Programa - O que você aprenderá com este curso

Semana
1

Semana 1

8 horas para concluir

Basics of VHDL

8 horas para concluir
10 vídeos (Total 48 mín.), 2 leituras, 6 testes
10 videos
Why Learn VHDL?1min
FPGA Design Flow3min
Intro to VHDL: Finite State Machine3min
How to speak VHDL, first phrases6min
VHDL Assignments, Operators, Types3min
VHDL Rules and Syntax, Interface Ports3min
VHDL in ModelSim: Download and Install3min
VHDL in ModelSim: Adding to your Toolkit6min
Submitting VHDL Programming Assignments11min
2 leituras
Misson 2-001: Week 1 Readings2h
Files for Week 1 Programming Assignments10min
2 exercícios práticos
VHDL Find the Code Errors30min
Module 1 Quiz30min
Semana
2

Semana 2

12 horas para concluir

VHDL Logic Design Techniques

12 horas para concluir
10 vídeos (Total 52 mín.), 2 leituras, 6 testes
10 videos
Combinatorial Circuits4min
Synchronous Logic: Latches and Flip Flops4min
Synchronous Logic: Counters and Registers6min
Buses and Tristate Buffers3min
Modular Designs: Components, Generate and Loops in VHDL3min
Test Benches in VHDL: Combinatorial8min
Test Benches in VHDL: Synchronous5min
Memory in VHDL7min
Finite State Machines in VHDL8min
2 leituras
Week 2 Readings2h
Files for Week 2 Programming Assignments10min
1 exercício prático
Module 2 Quiz30min
Semana
3

Semana 3

7 horas para concluir

Basics of Verilog

7 horas para concluir
9 vídeos (Total 92 mín.), 2 leituras, 6 testes
9 videos
Your First Verilog phrase11min
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12min
Verilog Statements and Operators16min
Verilog Modules, Port Modes and Data Types10min
Verilog Structure10min
Testing with ModelSim5min
Verilog Evaluation11min
Submitting Verilog Programming Assignments10min
2 leituras
Week 3 Readings1h 10min
Files for Week 3 Programming Assignments10min
2 exercícios práticos
Verilog Find the Errors20min
Module 3 Quiz30min
Semana
4

Semana 4

10 horas para concluir

Verilog and System Verilog Design Techniques

10 horas para concluir
10 vídeos (Total 48 mín.), 2 leituras, 6 testes
10 videos
Combinatorial Circuits5min
Synchronous Logic: Latches and Flip Flops3min
Synchronous Logic: Counters and Registers5min
Buses and Tristate Buffers3min
Modular Design in Verilog3min
Testbenches in Verilog7min
Testbenches in Verilog II2min
Memory with Verilog4min
Verilog Finite State Machines7min
2 leituras
Week 4 Readings15min
Files for Week 4 Programming Assignments10min
1 exercício prático
Module 4 Quiz30min

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